1扰码和解扰原理 同步扰码的实质是让输入比特与随机数产生器所产生的一位随机比特进行异或来产生扰码的输出比特，其原理如图1所示。JESD204B协议规定的扰码方式需采用自同步扰码方式，自同步的扰码与解扰电路结构如图2所示。可见，对于自同步串行扰码，每次扰码输出都是由移位寄存器第13位和第14位比特进行异或，得到的结果再与输入比特值进行异或而得到的。由于传输层数据成帧之后，往往是以8位或16位数据进行并行传输的，所以必须在串行扰码的基础上，设计8位并行或16位并行的扰码与解扰电路。下面将在串行扰码表达式的基础上推导并行扰码的逻辑表达式。串行扰码每次只处理一个比特。在每个时钟周期，移位寄存器只移一位［3］。对于串行扰码，假设此刻输入比特是bn，输出比特是an，则移位寄存器s0中存储的比特是an－1，依此类推移位寄存器s14中存储的比特是an－15，因此an=bn+an－14+an－15。则下一个时刻的输入比特是bn+1，输出比特是an+1，此时移位寄存器s14中存储的比特是an－14，因此an+1=bn+1+an－13+an－14。由上面两组公式可以看出，只要保证扰码器和解扰器中对应的各个移位寄存器中的值相同即可，即扰码器的移位寄存器状态与解扰器的移位寄存器状态必须达到同步。由于协议中并没有规定移位寄存器的初始值，所以要解决解扰器输出与移位寄存器初始状态值有关的问题。为了不让解扰电路的输出与初始状态值有关，便于收发两端的同步，下面给出一种改进的并行扰码与解扰电路结构。